FPGA VERIFIKATION

• VHDL-basierte Prüfstände (Test-Benches).
• Universelle VHDL-Verifizierungsmethode – UVVM – Prüfstände (Test-Benches).
• Verwendung aller Siemens / Mentor-Tools:
  • Simulation
  • Synthese
  • Code Coverage Closure
  • CDC & Reset-Prüfungen
  • Statische formale Überprüfung mithilfe von Gate-Ebene Tests
• UVM-Prüfstände (Test-Benches) auf Anfrage.